Wenn externe Signale mit einer höheren Frequenz als der Taktfrequenz kommen (oder wenn die Verarbeitung eines Signals mehrere Taktzyklen dauert), welche generischen Ansätze gibt es, um solche Signale zu verarbeiten?
Ein Ansatz besteht darin, eine schnellere Uhr zu verwenden. Die meisten FPGAs (einschließlich Ihres Spartan 6) verfügen über eine dedizierte Logik zum Generieren verschiedener Takte aus einem Quellentakt. Xilinx hat sie in der Vergangenheit DCM (Digital Clock Managers) genannt, obwohl ich denke, dass Spartan 6 eine tatsächliche PLL und DCM-ähnliche Blöcke hat (kann heutzutage als etwas anderes bezeichnet werden).
Diese sind nett. Sie können einen 12-MHz-Quarz auf Ihre Leiterplatte legen, um die Emissionen zu minimieren, und dann können Sie im FPGA den Takt auf z. 96 MHz (eine Multiplikation von 8x)
Sie können auch versuchen, die Taktlogik an der fallenden und der ansteigenden Flanke zu takten. Dies würde Ihnen das effektive Erscheinungsbild eines 2x-Takts (auch als DDR bezeichnet) geben, aber Ihre Logik wird kompliziert, da Sie das Design zwischen Logik mit fallender und steigender Flanke aufteilen müssen.
DCMs können auch Takte erzeugen das sind 90, 180 oder 270 Grad phasenverschoben zur eingehenden Uhr. Wenn Sie also wirklich ein Signal schneller abtasten müssen, als das FPGA verarbeiten kann, können Sie den 90-Grad-Takt verwenden und denselben DDR-Trick ausführen. Dies würde Ihnen vier Möglichkeiten geben, ein eingehendes Signal mit dem schnellstmöglichen FPGA-Takt abzutasten. Dies wird jedoch erneut kompliziert, da Sie jetzt die Logik zwischen zwei Sätzen steigender und fallender Flanken aushandeln.
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Sollte die Uhr immer beteiligt sein? Kann ich zum Beispiel dasselbe erreichen, ohne überhaupt eine Uhr zu verwenden?
Sie könnten der reinen kombinatorischen Logik eine Chance geben. Aber im Allgemeinen ist es ein zeitlicher Albtraum. FPGAs haben ein Meer von Flip-Flops und sind sehr wichtig, um einen zeitlichen Abschluss zu erreichen. Es ist wirklich die beste Vorgehensweise, alles zu stempeln, was Sie sich leisten können, um zu stempeln. FPGA-IOBs (die Eingangs- / Ausgangspuffer, die Signale an die Außenwelt senden oder empfangen) verfügen über integrierte Flip-Flops, um das Erreichen des Timing-Abschlusses zu vereinfachen.
Ich bin mir nicht einmal sicher, wie Sie es tun Dies würde ohne Taktung geschehen.
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Wird dies als "Überqueren einer Uhrdomäne" bezeichnet?
Fast. Das Überqueren einer Taktdomäne erfolgt, wie oben erwähnt, wenn Ausgang und Eingang keinen gemeinsamen Takt haben. Der Grund dafür ist, dass diese Uhren normalerweise asynchron sind. Als Ingenieur sollten Sie immer berücksichtigen, dass sich asynchrone E / A zum ungünstigsten Zeitpunkt nicht ändern können.
Tasteneingaben sind asynchron, sodass sie unter denselben Problemen leiden wie das Überqueren von Taktdomänen . Das Problem mit einem asynchronen Signal besteht darin, dass Flip-Flops Parameter haben, die als Setup- und Haltezeiten bekannt sind. Die Einrichtungszeit gibt an, wie lange das Signal vor der Taktflanke stabil sein muss. Die Haltezeit gibt an, wie lange das Signal nach der Taktflanke stabil sein muss. Wenn Sie eine Setup- oder Hold-Verletzung haben, kann das Flip-Flop metastabil werden. Dies bedeutet, dass Sie keine Ahnung haben, wie die Ausgabe aussehen wird. Bei der nächsten Taktflanke fixiert es sich in der Regel von selbst. (Flip-Flops können auch metastabil werden, wenn während der Taktflanke eine Spannung zwischen Vih und Vil angelegt wird, aber das ist im FPGA kein Problem.) Ich glaube, ich habe auch einmal irgendwo gelesen, dass die Haltezeit in FPGAs normalerweise als solche angesehen wird 0, und der Hauptgrund dafür, dass Sie keinen Timing-Abschluss erhalten, ist eine unzureichende Einrichtungszeit.
Um asynchrone Eingaben zu verarbeiten, verwenden wir Synchronisierer. Im Wesentlichen setzen wir mehrere Flip-Flops zwischen den asynchronen Eingang und die Logik, mit der er verbunden ist. Wenn das erste Flip-Flop metastabil wird, wird es das zweite Flip-Flop nicht vermasseln ... hoffentlich. Es kann zwar immer noch, aber die mittlere Zeit zwischen Ausfällen kann Jahre betragen. Wenn dies nicht ausreicht, setzen Sie noch mehr Flip-Flops ein, um die MTBF auf akzeptable Werte zu reduzieren.
In Bezug auf "Crossing Clock Domains" benötigen Sie den Synchronizer nur dann, wenn Ihre Uhren asynchron zueinander sind . Einer der Vorteile des DCM besteht darin, dass es mehrere perfekt synchronisierte Taktfrequenzen erzeugen kann. Wenn Sie also eine "große" Berechnung haben, deren Abschluss lange dauert, können Sie einen 12-MHz-Takt verwenden, während der 96-MHz-Takt die Eingänge abtastet. Da beide vom DCM stammen, stimmt jede 12-MHz-Flanke perfekt mit einer 96-MHz-Flanke überein, sodass kein Synchronisierer verwendet werden muss.
BEARBEITEN: Antwort auf Kommentar
Uhren können mein Flip-Flop also nicht asynchron passieren, offensichtlich, weil es immer nur ein Signal geben kann (reine Physik). Die Synchronisation wird also benötigt, um einen Takt zu handhaben, der zwischen den anderen Taktzyklen "tickt". Wenn dies korrekt ist, was passiert, wenn meine Logik (kombinierte Gate-Verzögerung) größer als der Eingangstakt ist? Werde ich lautlos verschraubt, "verschwindet" das Signal auf dem Weg durch die Tore oder geht der Eingangstakt verloren?
Ich werde etwas wählerisch in Bezug auf das Sprache hier, weil es manchmal wichtig ist, Unterscheidungen zu treffen. Die Uhren sind zueinander asynchron, aber jedes Flip-Flop ist mit seiner eigenen Uhr synchronisiert. Das asynchrone Signal ist die Ausgabe der Uhr in einer Domäne und die Eingabe einer Uhr in der anderen Domäne
Angenommen, Sie haben zwei Kristalle mit 48 MHz auf einer Platine. Sie sind nicht beide genau 48 MHz. Wenn Sie also zwei Serien-Flip-Flops mit den beiden Kristallen und einem Wechselrichter am Ende takten, um sie bei jedem Zyklus umzuschalten, wird das erste Flip-Flop schließlich ein Signal ausgeben, das die Rüstzeit des Eingangs des zweiten Flip-Flops relativ zu verletzt die Uhr des zweiten Flip-Flops; Aber bis zur Uhr des ersten Flip-Flops läuft alles nach Plan. Die zweite Uhr wird für einen Zyklus fehlerhaft sein; es kann hoch gehen, es kann niedrig gehen, es kann irgendwo dazwischen gehen, es kann anfangen, in eine Richtung zu gehen und dann nach der Hälfte des Taktzyklus abrupt zu einer anderen wechseln usw. Nach dem nächsten zweiten Takt wird es wahrscheinlich seine Eingabe korrekt abtasten und aktualisieren Sie seine Ausgabe ... wahrscheinlich. Aus diesem Grund setzen sie für eine wirklich hohe Zuverlässigkeit mehr Flip-Flops in den Synchronizer ein, denn dann haben Sie wahrscheinlich * wahrscheinlich * wahrscheinlich = alles andere als sicher.
Das ist für ein Beispiel etwas erfunden, aber es ist leicht zu sehen, wie Diese Uhren würden einen periodischen metastabilen Vorfall haben, der eine Funktion des Unterschieds in den Kristallgeschwindigkeiten ist. Bei Dingen wie Schaltflächen geschieht dies grundsätzlich völlig zufällig. Dies ist auch der Grund, warum einige Protokolle irgendwie ihre eigene Uhr tragen (z. B. RS232, USB hat implizite Uhr in den Daten; I2C, SPI haben explizite Taktverfolgung), um das Überqueren von Taktdomänen zu vermeiden.
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Wenn Ihr Design synthetisiert / abgebildet / platziert / geroutet wird, geben die Tools die maximale Laufzeitverzögerung für jede Logik an, die ein Flip-Flop in Ihrem Design berührt. Wenn Sie diese Frequenz überschreiten, haben Sie gegen die Regeln verstoßen und das FPGA ist nicht verantwortlich. Tatsächlich möchten Sie im Allgemeinen etwas langsamer fahren. Was Sie also tun, ist den Designtools mitzuteilen (für Xilinx wird eine Einschränkungsdatei verwendet): "Wenn Sie Ort und Route ausführen, versuchen Sie, alles höchstens 19 ns voneinander entfernt zu halten" (~ 52 MHz), dann verwenden Sie tatsächlich eine 48 MHz-Kristall (20,8 ns), was 1,8 ns Durchhang (ca. 9%) ergibt.
Wenn Sie Ihr Design mit der gewünschten Geschwindigkeit routen lassen, wird dies als "Erreichen des Timing-Abschlusses" bezeichnet. Bei komplexeren Designs müssen Sie überlegen, wo zusätzliche Flip-Flops platziert werden müssen, um den Prozess zu leiten und die Taktrate zu erhöhen. Der Pentium 4 ist ein extremes Beispiel; Die Pipeline-Stufen 5 und 20 existierten nur, um zu ermöglichen, dass sich Signale über den Chip ausbreiten und die Taktrate sehr hoch wird. Da das FPGA über ein DCM verfügt, kann das DCM, wenn Sie ein sehr großes Stück Logik in einer Stufe (z. B. einen sehr großen Decoder oder Mux) takten müssen, einen "langsamen Logik" -Takt ausführen, um diesen Teil zu handhaben, und dann habe eine "schnelle Logik" Uhr für die anderen Teile. Dies hilft auch beim Stromverbrauch für jede Phase, die mit dem langsamen Logiktakt ausgeführt wird.
Für reine kombinatorische Logik geben die Tools die maximale Verzögerung von Pad zu Pad an. Das heißt, wie viel Zeit ein Signal benötigt, um vom Eingangsfeld durch die gesamte Logik und zurück zum Ausgangsfeld zu gelangen. Das Problem mit einer solchen Logik ist, dass sie kein Konzept der Vergangenheit hat. Es kann sich nicht erinnern, ob das Licht an oder aus war. Sie könnten wahrscheinlich Ihre eigenen Feedback-Elemente entwerfen (z. B. SR-Latch), vielleicht sogar die Set / Resets der integrierten Flip-Flops verwenden, aber an diesem Punkt beginnen Sie, sequentielle Logik zu werden, also können Sie genauso gut den Sprung wagen und Holen Sie sich alles zuverlässig getaktet.