Bei HDL-Sprachen müssen Sie verstehen, dass Sie Hardware und nicht Software beschreiben. Ich denke, dies ist von grundlegender Bedeutung, um "den Dreh raus zu bekommen". Die Reihenfolge des Codes in Ihrem Modul spielt keine Rolle, alles geschieht auf einmal.
Es ist nicht so schlimm, wenn Sie loslegen - nachdem Sie einige einfache Module (z. B. Zähler, Addierer, Mux usw.) entworfen haben Der Verstand sollte sich natürlich an den Prozess anpassen.

Das beste Buch, das ich gelesen habe, um mit HDL loszulegen, ist Pong Chus "FPGA-Protoyping anhand von Verilog-Beispielen" (ich verwende Verilog, aber dort ist auch eine VHDL-Version dieses Buches.) Es konzentriert sich hauptsächlich auf das synthetisierbare Material, das Sie für FPGAs wissen möchten, abgesehen von z Testbench-Code, dem auch ein Kapitel gewidmet ist. (Ich gehe davon aus, dass Sie an der Verwendung von HDL für FPGAs / CPLDs interessiert sind.)

Abgesehen davon sind einige gute Nettoressourcen, die ich im Laufe der Zeit mit einem Lesezeichen versehen habe:

FPGA4Fun.com

Edaboard PLD-Forum

ASIC World

Mit Mit den obigen Links (insbesondere dem ersten) und dem Buch sollten Sie in kurzer Zeit "auf dem neuesten Stand" sein.

"Alle Anweisungen werden auf einmal ausgeführt" ist auch nicht ganz so, wie es ist ...

Ich denke, eine sehr gute Beschreibung, wie die Planung von "Anweisungen" (als "Aktualisierungen von" angesehen wird) Werte ") finden Sie hier:

http://www.sigasi.com/content/vhdls-crown-jewel

Sobald Sie verstanden haben Wie Signal- und Variablenaktualisierungen funktionieren, können Sie sich darauf konzentrieren, zu beschreiben, was in kleineren Blöcken geschehen soll, wobei Signale zwischen ihnen kommunizieren.

Stellen Sie sicher, dass Sie in dieser Phase häufig synthetisieren und simulieren, wie Sie es möchten Finden Sie heraus, welche Teile der Sprache nicht in einen Chip eingefügt werden können. Darüber hinaus erfahren Sie auch, welche Arten von Codierungsstilen lange Logikketten erzeugen, die einem funktionierenden Chip "im Weg stehen". Hardwaretypen sagen gerne Dinge wie "Sie müssen lernen, in Hardware-Begriffen zu denken". Sie vergessen, wie schwierig dies ist, es sei denn, Sie können es bereits tun - aber wenn Sie Ihren Code nehmen, synthetisieren und die Ergebnisse im schematischen Viewer betrachten, haben wir es wahrscheinlich alle vor vielen Jahren tatsächlich gelernt, und es wird auch für Sie funktionieren / p>

(Eine andere Sache, die Nicht-Elektronik-Typen übersehen, bis sie sie beißen, ist, dass Sie an den Pins des Geräts darauf achten müssen, dass Signale in die Interna des Chips synchronisiert werden. Hier gibt es irgendwo andere Fragen dazu !)

Ich fand eine vorteilhafte Möglichkeit, Prozeduren in VHDL auszudrücken, darin, die endliche Zustandsmaschine zu berücksichtigen. Indem Sie Ihren Algorithmus als Zustände in einem FSM visualisieren, können Sie beginnen, Ihren Code in etwas umzuformen, das auf einmal ausgeführt werden kann und nur aufgrund des FSM Schritt für Schritt ausgeführt wird.

Ich sage nicht, dass Sie für jede Zeile ähnlich funktionierenden C ++ - Codes einen Status erstellen müssen (obwohl dies theoretisch funktionieren würde), aber Sie können Dinge wie Zuweisungen und Berechnungen gruppieren und an übergeben Ein Zustand, der gleichzeitig ausgeführt werden soll, wenn der FSM in diesen Zustand eintritt.

Jetzt wird Ihr "Programm" zu einem FSM, der in VHDL eine große Anweisung vom Typ "case switch" (basierend auf dem Status des FSM) und eine Logik dafür ist, wie der Status aktualisiert werden muss um zum nächsten Status für Ihren Algorithmus zu gelangen.

Hoffe das hilft !!

In C oder C ++, Java usw. erstellen Sie im Wesentlichen eine Folge von Ereignissen, die der Reihe nach auftreten sollen. Verstehen Sie, dass Sie in einer HDL nur ein sequentielles Programm in der Testbench ausführen, um eine zeitgesteuerte Folge von Signalwerten zu erhalten.

Der gute Teil der Codierung in HDL besteht darin, eine Schaltungsnetzliste zu entwerfen, nicht eine Programm. Stellen Sie sich einen Fall oder einen Schaltblock als Multiplexer vor. Eingänge sind Drähte, Ausgänge sind Drähte, in der Mitte ist kombinatorische Logik. Auf Silizium oder einem Steckbrett wartet ein Draht nicht darauf, dass ihm gesagt wird, was zu tun ist. Ein 74xx nand Gate wartet nicht darauf, dass ihm gesagt wird, was zu tun ist. Es ist immer ein Nand-Tor, und es ist immer Nanding, solange die Stromversorgung eingeschaltet ist. Ein Multiplexer multiplext immer. Ein Wechselrichter invertiert immer. Dann floppen Flops immer bei jeder Taktflanke, und ein Latch rastet immer bei seiner Freigabe ein. Das gleiche, als hätten Sie einen Schaltplan gezeichnet. Module und Entitäten sind die gleichen wie ein heirarchisches Schema. Es machte für mich viel mehr Sinn, als ich aufhörte, es als Programm zu betrachten und stattdessen die Schaltung zu sehen.

Meine Lieblingsreferenz ist Chus RTL-Hardware-Design mit VHDL. Sogar Verilog-Leute würden von dem Konzept profitieren, aber es ist alles VHDL-Syntax. http://www.amazon.com/gp/aw/d/0471720925/ref=mp_s_a_1?qid=1360628255&sr=8-1&pi=SL75

VHDL und Verilog wurden ursprünglich als Sprachen zur Beschreibung der Hardware für die Simulation entwickelt. Sie wurden später als Sprachen wiederverwendet, um Hardware für die Synthese zu beschreiben.

Es gibt zwei Strategien zur Beschreibung von Hardware: Verhalten und Struktur. In der Verhaltensbeschreibung verwenden wir Programmcode, um das Verhalten unserer Hardware zu beschreiben. In der Strukturbeschreibung beschreiben wir unser Hardware-Stück in Form kleinerer Hardware-Teile.

Die meisten praktischen Designs verwenden eine Mischung aus beiden. Sie haben also kleine Verhaltensblöcke (immer Blöcke in Verilog, Prozesse in VHDL) innerhalb eines Gesamtstrukturentwurfs.

Normalerweise haben wir zwei Haupttypen von Verhaltensblockaden. "kombinatorische" Blöcke definieren eine kombinatorische Funktion ihrer Eingänge. Logischerweise werden sie ausgeführt, wenn sich eine Eingabe ändert, und sie haben keinen Speicher.

Sequentielle Blöcke werden normalerweise geschrieben, um zu definieren, was nach der Taktflanke passiert, was vor der Taktflanke passiert ist. Auf diese Weise schaffen wir es, ein deterministisches Design beizubehalten, obwohl alle durch dieselbe Taktflanke ausgelösten Blöcke im Simulator und gleichzeitig in der synthetisierten Hardware in einer nicht deterministischen Reihenfolge ausgeführt werden.

Wenn Sie vorhaben, Ihren Code zu synthetisieren, müssen Sie darüber nachdenken, was Dinge strukturell bedeuten, auch wenn Sie sie verhaltensmäßig definieren, da der Synthisizer als erstes Ihre Verhaltensbeschreibung in eine strukturelle übersetzen wird. Schleifen werden abgewickelt, arithmetische und logische Anweisungen werden zu arithmetischen und logischen Hardwareblöcken. Flusssteuerungsanweisungen werden zu Multiplexern (möglicherweise sehr breite).