Ein Schema von Lattice Semiconductor enthält das schematische D-Flip-Flop. Dieser D-Flip / Flop akzeptiert unter anderem ein Set / Reset-Signal
Ich hätte ein Set-Signal verstanden. Ich hätte ein Reset-Signal verstanden. Ich hätte sogar das Setzen und Zurücksetzen von Signalen auf getrennten Leitungen verstanden. Ich kann jedoch ein gemeinsames Set / Reset-Signal nicht verstehen.
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- | D Q | -
- | UHR AKTIVIEREN |
- | >CLOCK |
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| SET / RESET |
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QUESTION
Was ist bitte ein Set / Reset-Signal?
ADDITIONAL INFORMATION
Als optionale Referenz finden Sie hier das Datenblatt (1,5 MB), in dem das D-Flip-Flop in Abbildung 3.2, Seite 9 angezeigt wird. Ich bitte Sie natürlich nicht, zu gehen ein 52-seitiges Datenblatt für mich zu lesen! (Das wären meine Hausaufgaben, nicht deine.) Daher lauten die relevanten Zitate aus dem Datenblatt meines Wissens wie folgt:
Jede Logikzelle enthält ... ein D-Flip-Flop (DFF) mit einem optionalen Steuereingang für die Taktfreigabe und das Zurücksetzen .... [Abschn. 3.1.1, Seite 9.]
... Signalbeschreibung [lautet wie folgt].
- Funktion: Eingabe.
- Typ: Steuersignal.
- Signalname: Setzen / Zurücksetzen. (Fußnote: Wenn Set / Reset nicht verwendet wird, wird das Flip-Flop niemals gesetzt / zurückgesetzt, außer wenn es unmittelbar nach der Konfiguration gelöscht wird.)
- Beschreibung: Asynchrones oder synchrones lokales Setzen / Zurücksetzen, das von [einem Block von acht Logikzellen, wobei jede Zelle ein Flip-Flop enthält] gemeinsam genutzt wird. [Tabelle 3.1, Seite 10.]
Man kann das Set / Reset-Signal extern deaktivieren, vermutlich durch Multiplexing oder High-Z-Pulldown, aber ich sehe keine Entscheidung darüber, ob das Set / Reset-Signal - wenn es nicht deaktiviert ist - das Flip-Flop setzen oder zurücksetzen soll .
Vermisse ich etwas?
Wenn Sie wissen, was ein Set / Reset-Signal ist, würden Sie es mir sagen?