Wenn Sie ein gewöhnliches asynchrones (UART) Protokoll mit einem Startbit am Anfang jedes Bytes verwenden, besteht eine einfache Methode darin, einen monostabilen Multivibrator (sogar den gefürchteten 555) zu verwenden, der auf die Dauer eines Bytes plus eingestellt ist das Startbit und ungefähr die Hälfte des Stoppbits und verwenden Sie dieses, um den Sendetreiber zu aktivieren.

Wenn der Multivibrator erneut auslösbar ist, müssen Sie ab dem Ende einer Übertragung bis zu einem vollen Byte Zeit vor allen anderen zulassen Andernfalls kann gesendet werden, da der Multivibrator möglicherweise durch das letzte Datenbit erneut ausgelöst wurde, wenn er eine Null war.

Wenn nicht, sollte er in der Mitte jedes Stoppbits abschalten und dann erneut auslösen das nächste Startbit.

Nun, "gut" ist ein vager Begriff, aber Sie haben "billig" gesagt ...

Die einfachste Lösung dafür, die ich selbst gesehen und getestet habe, ist die Verwendung eines PNP-Transistors und eines RC-Netzwerks . Das folgende Beispiel ist für 9600 Baud vorgesehen, daher werden ein 22k-Widerstand und ein 1n5-Kondensator verwendet. Diese Werte würden für unterschiedliche Baudraten geändert.

Dies ist keine elegante Lösung, aber sie ist einfach und kann aus dem Teilefach erstellt werden.

Hier ist das Schema:

^{simulieren diese Schaltung - Schema erstellt mit CircuitLab sup>}

Am besten verwenden Sie wahrscheinlich einen kleinen Mikrocontroller (wahrscheinlich mit einem UART, obwohl Software-Bit-Banging möglicherweise ausreicht), der ein "Dateneingang" -Signal aufnimmt und sowohl "Datenausgang" als auch "Sendefreigabe" generiert. Sie sollten wahrscheinlich einen flankengetriggerten Interrupt am "Dateneingang" -Pin haben, der Ihr "Datenausgang" -Signal aktiviert, noch bevor ein Byte vollständig empfangen wurde, damit Sie mit dem Senden beginnen können, sobald das vollständige Byte empfangen wurde (es ist) Normalerweise ist es eine gute Idee, die Übertragungsfreigabe kurz vor Beginn der Übertragung zu aktivieren. Schalten Sie nach Ablauf einer bestimmten Zeitspanne ohne fallende Flanke oder ohne vollständig empfangenes Zeichen den Sendefreigabepin aus.

Der obige Ansatz würde eine Verzögerung von einer vollen Zeichenzeit zwischen dem Empfang des Prozessors einführen Daten und wenn es aus dem Draht geht. In einigen Fällen kann es wünschenswert sein, diese Zeit zu verkürzen. Dies würde die Verwendung eines Software-Bit-Bang-UART anstelle eines Hardware-UART erfordern. Es wäre schwierig, das Timing bei höheren Bitraten korrekt zu machen, aber man könnte das Timing der eingehenden und ausgehenden Daten viel feiner steuern.

Ich habe eine Schaltung gesehen, die dieses Problem wahrscheinlich gelöst hat. Die CPU war ein Slave auf dem RS485 und wartete daher normalerweise im Empfangsmodus auf die richtige ID-Nachricht, woraufhin sie ihre Antwort senden würde. Der RS485-Chip wurde durch die Vorderflanke des 1. Bits in der Datenantwort, die von der CPU beim Antworten kam, sendungsfähig gemacht. Eine Diode, ein Kondensator und ein Widerstand haben es geschafft, den Chip schnell in den Sendemodus zu versetzen, und aufeinanderfolgende Datenübergänge hielten ihn im Sendemodus. Wenn die Übertragung beendet war, entlud sich die Kappe durch den Widerstand und nach einigen zehn Millisekunden kehrte der Chip in den Empfangsmodus zurück.

Hierbei gibt es zwei Probleme: Das erste übertragene Bit war um etwa 1% kurz 10% und dies kann zu Problemen führen. Ich bin sicher, dass eine bessere Schaltung entwickelt werden könnte, aber es wird immer eine Verkürzung des 1. Bits geben, da dies verwendet wird, um ein Sendesignal zu "erkennen" und dem RS485 das Senden zu ermöglichen. Das zweite Problem ist, dass die Sendefreigabeschaltung einige zehn Millisekunden lang aktiv blieb, nachdem die Übertragung vom Slave beendet wurde, und dies verhindert natürlich, dass der Master während dieses Zeitraums einen anderen Slave abfragt.

Wenn dies der Fall ist "Probleme" sind OK, dann kein Problem, es wird funktionieren

Ich habe nach einer ähnlichen Lösung gesucht, aber ich brauchte ein sehr genaues Timing, da der Bus zu 90% ausgelastet ist. Ich konnte es mir nicht leisten, mehr als ein halbes Stück Überlauf zu haben. Ich muss den Tx innerhalb von 2uS nach dem Ende des Stoppbits zuverlässig deaktivieren.

Meine Lösung bestand darin, das Startbit mit einem Flip-Flop vom Typ S / RD zu verriegeln und dann in einen LTC-Timing-Chip zu treiben ( LTC6994) bieten diese eine Genauigkeit von 3% bei der von mir benötigten Baudrate von 230 kbps. Der Ausgang des Timing-Chips steuert den Reset beim Typ D.